9月初，华为Mate XT2三折叠手机正式面世，首发搭载采用τ（韬）定律逻辑折叠技术的麒麟9050 Pro芯片。数据显示，这款芯片的晶体管密度从每平方毫米1.55亿个提升至2.38亿个，提升约53.5%，同等性能下功耗降低41%。惊艳的产品体验背后，是一套国产电子设计自动化（EDA）工具，为新型芯片的落地筑牢了底层技术根基。
一颗芯片从图纸走向成品，被业内称为“芯片之母”的EDA（ElectronicDesignAutomation，电子设计自动化）是不可或缺的基础软件。
其中，签核（Signoff）作为芯片设计的“最后一道防线”，要求芯片设计数据在进入制造前完成全面、系统性的“签字画押”，同时芯片设计精度也要在流片前通过晶圆厂认证与硅实测标定。这就要求企业打通设计、工艺、制造全流程，实现与晶圆厂工艺库的精准匹配，是半导体行业最难攻克的技术关卡。长期以来，这一领域基本被海外巨头垄断。
成立于2018年的杭州行芯科技有限公司（以下简称“行芯科技”），在技术壁垒极高的签核赛道实现了关键突破，是国内专注于签核领域，具备完全自主知识产权及完整工具链研发布局的EDA企业。
从一颗芯片到一“栋”芯片
行芯成了逻辑折叠芯片的“血管”
何为逻辑折叠芯片？
“简单来说，就是将芯片内的逻辑单元分层排布，将传统芯片的‘单层平房’升级为‘两层别墅’。”行芯科技董事长、总经理贺青这样通俗解释。芯片内部增设的垂直互联通道如同加装的“电梯”，能够有效缩短信号传输路径、降低信号时延，从而带来更优的性能表现。作为后摩尔时代重要技术路线，逻辑折叠技术不必一味追求晶体管微型化，依靠立体堆叠即可实现芯片性能跨越式提升。
但多层堆叠架构在带来更快速度、更低功耗与更长续航的同时，也会衍生出寄生干扰、时序收敛、电热耦合、供电可靠性等一系列设计难题。每一次设计改动，都需要签核工具同步完成海量验算，研发难度成倍增加。
在IDAS（设计自动化产业峰会）上，华为半导体正式发布首款逻辑折叠芯片项目使用的工具清单，行芯科技自研的寄生参数提取GloryEX和全芯片电源/信号线可靠性签核工具GloryBolt榜上有名。其中，GloryEX甚至是唯一一款带有星号标记的商用工具。
对此，贺青表示，GloryEX不但可以精准求解逻辑折叠芯片的电阻电容数值，而且能把计算数据和晶圆厂生产工艺数据严格对齐，保障设计仿真结果贴合真实生产场景。
“过去三年，行芯深度参与逻辑折叠芯片的前期构思、研发、量产过程，早已成为逻辑折叠芯片的‘血管’。”贺青介绍，行芯的EDA签核工具不是等到芯片临近投产才介入，而是贯穿芯片设计、验证全流程，一直延续到交付晶圆厂量产。量产后亦持续进行风险排查与性能优化，形成覆盖芯片全生命周期的闭环保障体系。
五年追赶二十年积淀
行芯蹚出自主突围之路
过去数十年，国内高端芯片设计高度依赖国外EDA工具。全流程签核赛道的技术壁垒与生态门槛极高，不少国产EDA企业只能选择单点突围。行芯科技能够实现国产替代，成为连接国产晶圆厂与芯片设计公司的关键桥梁，核心在于精准贴合国内芯片企业的真实需求。
在贺青看来，这份产业适配力，来自三重核心竞争力：向内，团队坚持深耕极致的底层技术核心；向外，深度绑定客户协同研发；再辅以高效的产品快速迭代机制，让行芯科技能够敏锐捕捉国内半导体产业痛点，第一时间响应市场的前沿需求。
目前，行芯科技自研九款签核产品，覆盖寄生提取、时序签核、电源可靠性、电热协同验证全链条，搭建起完整的全流程签核工具矩阵。其中，GloryGrid®负责早期供电网络评估与优化，提前检测芯片供电网络风险；GloryEye®承担静态时序分析，保障芯片信号时序稳定；GloryET®主攻各类违例修复优化，解决芯片时序、可靠性违例收敛问题。两大王牌产品GloryEX®、GloryBolt®已与国内最先进晶圆厂完成多轮工艺迭代适配，贴合本土工艺技术发展路线，助力国内先进芯片设计从经验驱动转向数据驱动。
签核是芯片奔赴制造的最后一关，也是所有设计数据汇聚的枢纽。“无论是传统的2D芯片，还是逻辑折叠、3DIC等立体新架构的先进工艺芯片，都需要一套适配国产芯片创新范式、开放互通的自主签核底座。”贺青表示，下一步，行芯将持续打磨适配τ芯片的专属签核体系，支撑后摩尔时代各类3D新架构芯片的落地。
同时，随着研发范围从2D常规芯片拓展至3D原生折叠芯片，行芯也将跳出单一“签核工具厂商”的定位，携手国内晶圆厂与设计公司共建τ-Aware EDA工具框架，助力重塑产业生态，推动国产签核工具完成从“能用”到“好用、稳定、领先”的跨越。
行芯科技的研发中心内，程序员们埋头敲下的每一行代码，都是国产半导体突围的坚实脚步。依托杭州数字产业沃土，以行芯科技为代表的国产EDA企业将持续补齐技术短板，为我国芯片产业自主创新积蓄源源不断的底气。
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